做网站网站代理犯法吗,佛山优化网站方法,网站转微信小程序,公司信息管理系统在前述文章#xff0c;BUCK电路模拟补偿器的数字化过程 #xff0c;我们讨论了模拟补偿器的数字化#xff0c;事实上#xff0c;数字化过程的第一个重要的环节就是ADC对反馈量的采样#xff0c;本文就重点探讨一下由于ADC采样频率带来的一些问题#xff0c;进而讨论一下相… 在前述文章BUCK电路模拟补偿器的数字化过程 我们讨论了模拟补偿器的数字化事实上数字化过程的第一个重要的环节就是ADC对反馈量的采样本文就重点探讨一下由于ADC采样频率带来的一些问题进而讨论一下相应的解决方案。一.ADC采样频率对电源环路带宽的影响图1 ADC采样的基本结构在ADC模块中一般会经过合适的时钟选择及分频产生一个合适的时钟作为ADC采样及转换的时钟频率并且会有一个电源作为ADC转换的参考电源对模拟信号进行量化比如AVDD 3.3V。ADC模块包含专用ADC内核和共享ADC内核专用ADC内核固定接某一个ADC的采样通道对采样时间要求不高而共享ADC内核会接不同的ADC采样通道这必然会涉及到ADC通道的切换。在图1中我们可知模拟信号从ADC采样通道进去后会进行采样这会产生一定的延时而采样后的信号会经过ADC转换这也会消耗一定的时间最终它的结果会送到ADCBUF寄存器去被软件处理或者被数字滤波器或者数字比较器所用。关于ADC的具体性能我们在后面的文章中会详细讨论此处不做过多探讨。图2 ADC的采样含义一般来说ADC的采样转换需要一定的触发信号当发生触发时ADC或者开始直接转换或者开始采样并采样结束后转换这和ADC通道接的是专用内核还是共享内核有关。这时候表示模拟信号流逝的时间轴就不是时间的含义了而是表示对信号的一次一次的采样每次采样之间的时间就是ADC的采样间隔Ts经过ADC转换后模拟信号就被转换为了离散数字信号这些数字基于ADC的参考电压和ADC的位数精度来表示被采样的模拟信号的大小。图3 ADC的采样间隔和ADC采样转换延时当每一次进行触发ADC后需要一个时间来完成转换及中断申请而后在ADC中断中从ADCBUF中得到ADC的结果这部分时间延时在芯片硬件上会有一些措施会让这部分延时尽可能地减小以便给环路控制算法留出足够的时间。这里需要注意的是在每一次采样后一直到下一次采样之前都会保持上一次的采样结果这就是零阶保持器ZOH.图4 ZOH的概念百度百科对ZOH的解释如图4所示这是一种最简单的采样保持器每一个采样区间之间的信号值为常值其一阶导数为0这就是零阶保持器的来由它可以将数字采样信号还原回连续信号。图5 采样频率造成的相位损失了解了ADC采样造成的延时以及ADC采样的零阶保持器特性我们可以看一下ADC采样在环路控制中造成的相位损失如图5所示当在占空比50%处进行ADC触发采样时在绿色波形上升沿处进入控制环路计算在下一个周期初始进行占空比的更新则此时造成的相位损失如下式其中fx为环路控制带宽而fsample为采样间隔频率所以当采样频率相对于带宽非常大时这个相位损失会比较小但是现实中采样频率只能最大设置为电源开关频率对定频变换器而言以确保每一个开关周期都能对占空比进行一次更新所以为了尽可能减小ADC造成的相位损失我们需要将带宽设为一个合适的值如通常所建议的1/20开关频率ADC造成的相位损失为18C.图6 优化ADC触发时刻以优化相位损失当我们将ADC触发时刻改为1/2的duty_off时间时我们让占空比在下一个周期一得到计算结果后则立即更新占空比则可以将相位损失减小为原来的一半如下式当建议设计fx为fsample的1/20时则由于ADC采样导致的相位延时为9C.二.ADC采样的混叠效应及解决方式大家试想一下为什么我们建议采样频率和带宽保持1/20的倍数关系呢实际上是由于在采样学上有一个奈奎斯特采样定律奈奎斯特频率代表了对应采样频率的采样能力。采样必须以一定的速率采样采样频表示采样的速率当采样频率越高时则采样到的信号越精确当采样频率是关心的信号频率的两倍时则信号还原后的频率不会失真但是信号幅值会存在失真所以在采样学上建议采样频率为信号频率的10倍以上时才不会引起信号幅值的明显失真。经过上述了解我们可知采样频率的一半称作奈奎斯特频率要确保信号频率不失真我们需要信号频率低于奈奎斯特频率要确保信号幅值不失真则需要让关心的信号频率为奈奎斯特频率的1/5甚至于10分之一。因此我们建议环路带宽设置为1/20采样频率1/10的奈奎斯特频率减小奈奎斯特频率对相位的影响。接下来我们分析一下不同采样频率下信号还原的情况是什么呢图7 高采样频率时的信号还原当我们采用9倍于所关心频率的信号时去做ADC采样时那么此时我们通过图7可知采样信号被还原后比较接近原始的连续信号。当我们采用奈奎斯特频率fn去采样所关心的频率信号时我们发现采样后的信号除了原有信号频率之外在还原的信号中发现一个低频的信号另外零阶保持后的信号幅值本身也发生了明显的失真。图8 较低采样频率导致的信号畸变图9 用1/2信号频率去采样信号造成的信号畸变当我们采用一半的信号频率去采样原始信号时发现信号发生了非常严重的幅值畸变并且在还原信号中带入了一个明显的低频信号。通过上述的分析我们可以看出采样频率对准确采样并还原信号的重要性。一般来说ADC对高于奈奎斯特频率以上的信号进行采样都会带来一个低频假信号而这个假信号如果被MCU所接收那么它将做出错误的指令判断。所以我们一定要避免它的出现。图10 混叠效应的说明如图10所示当我们假定采样频率为100Hz那么对应于采样频率的奈奎斯特频率为50Hz对所有高于50Hz的信号进行采样都会带来一个低频假信号如70Hz会带来30Hz160H会带来40Hz510Hz会带来10Hz等真实信号的频率和混叠进来的低频信号的计算关系我们在此不进行探讨有兴趣可以去查阅相关资料。既然我们不希望混叠信号的发生那么如何消除它呢有人说会建议用数字滤波器但是这往往是不现实的因为MCU无法区分低频混叠信号和真实信号所以它将他们统统滤除那么将有用信号滤除显然是不合理的。正确的做法一般是尽可能在采样信号进入MCU之前就将所有高于奈奎斯特频率以上的信号滤除掉并且具有一定的衰减这样就不会产生混叠频率常用的滤除方式是采用RC滤波器。图11 抗混叠滤波器设计1ADC内部一般会有一个采样保持电容CHOLD,这个电容在规格书上能够查询得到如图12所示共享内核典型值为18pF专用内核典型值为5pF这里我们以共享内核为例一般推荐将滤波电容设为50-100倍的保持电容以确保在ADC采样时不管是对保持电容充电还是保持电容放电不至于影响到输入模拟信号的幅值这对于共享内核非常重要因为共享内核会连接到不同的输入通道上而每一个通道的电压会有不同如果处理不得当会产生不同的电压通道之间产生crosstalk而导致采样错误或者降低精度。图12 ADC主要结构参数图13 ADC的模拟输入通道内部结构由ADC的内部结构我们可知模拟通道上面除了信号源阻抗RS之外ADC内部还有一系列阻抗如连接电阻RIC为300ohm采样开关的电阻RSS为44ohm所以这些电阻会导致给保持电容充电时间变长为了得到准确的采样电压需要适当加大采样时间。图14 抗混叠滤波器设计2当滤波器电容C确定后我们可以根据RC的转折频率来求得电阻值选择由于采样频率是开关频率则奈奎斯特频率就是一半的开关频率我们希望在奈奎斯特频率处的输入信号能有20db衰减则RC的转折频率应该设为1/10的奈奎斯特频率如图14可以将电阻R确定下来。总结通过分析ADC采样带来的两个典型问题并且对其解决方案做了探讨可以更好地理解对数字补偿器的设计。//关于知识产权1.本公众号主要用于个人学习笔记归纳及分享无任何商业目的。2.本公众号所发表言论及观点不代表本人现任公司及前任公司如有错误请不吝指正。3.欢迎随意分享转发如需转载公众号内容请留言告知。4.有些图片来自网络如有侵权请联系删除。
