网站的排版包括什么,十堰市建设工程管理处网站,网站 建设 方案,怎么申请公司网站注册八、中途容性负载的时延累加
1.原理简述
中途容性负载产生的第一位影响就是下冲噪声#xff0c;第二位影响是远端信号的接收时间被延迟。电容器与传输线的组合就像一个RC滤波器#xff0c;所以传输信号10#xff05;#xff5e;90#xff05;上升边将增加#xff0c;信…八、中途容性负载的时延累加
1.原理简述
中途容性负载产生的第一位影响就是下冲噪声第二位影响是远端信号的接收时间被延迟。电容器与传输线的组合就像一个RC滤波器所以传输信号1090上升边将增加信号越过电压门限50的时间也将推后。传输信号1090上升边约为
RT2.2RCZoC (8-1)
传输信号通过电压门限50的时延增加量时延累加为ATDns为
ATDRC0.5ZoC (8-2)
RT表示上升边的1090nsZo为传输线特性阻抗OhmC为容性突变nF。使用图7.1的模型进行仿真观察中途容性负载取不同电容值时造成的时延。
2.仿真条件
驱动器阶跃电源VtStep上升时间100ps幅值为1V
驱动器内阻10Ohm
源端端接电阻40Ohm
时域扫描结束时间60ns步长0.01ns
TLD1、TLD2特性阻抗均为50Ohm时延为1ns的传输线
终端负载输入电阻可看作开路
3.仿真结果 图8.1传输信号上升边原始信号上升边100ps
如图8.1根据图像粗略估算2pF、4pF、6pF、8pF、10pF的电容器对应的时延累加分别为50ps、150ps、250ps、350ps、450ps与式8-2的结论不一致——待更新
九、有载线
1.原理简述
当传输线上存在一个小的容性负载时信号将失真信号上升边也将退化。若传输线上每隔一段距离就分布一个电容且间距小于上升边的空间延伸则每个容性突变处引起的反射就会相互抵消其效果相当于降低了传输线的特性阻抗。而其上均匀分布容性负载的传输线就被称为有载线。
有载传输线线仿真模型如图9.1所示无载传输线线仿真模型如图9.2所示。 图9.1有载传输线线仿真模型 图9.2无载传输线线仿真模型
2.仿真条件
2.1有载线模型
驱动器阶跃电源VtStep上升时间1ns幅值为1V
驱动器内阻理想电源无内阻
时域扫描结束时间60ns步长0.01ns
TLD27TLD32特性阻抗均为50Ohm时延为0.167ns的传输线相当于1in传输线
C1C5电容值均为3pF模拟传输线上单位长度上的分布电容
终端负载输入电阻可看作开路
2.2无载线模型
驱动器阶跃电源VtStep上升时间1ns不同仿真有所调整幅值为1V
驱动器内阻理想电源无内阻
时域扫描结束时间60ns步长0.01ns
TLD26特性阻抗均为50Ohm时延为1ns的传输线
源端端接电阻为50Ohm
终端负载输入电阻可看作开路
3.仿真结果 图9.3无载线和有载线传输信号
当信号源上升时间为1ns端接电阻均为50Ohm时有载线和无载线传输信号如图9.3可见此时有载线的传输信号比无载线的幅值小可知此时有载线的端接电阻偏大即有载线上的分布电容引起了有载线特性阻抗的降低。
十、感性突变的反射 1.原理简述 连接到传输线上的任何串联连接都有一些相应的串联回路电感。而这种电感的突变会对近端信号造成非单调变化先升后降而在远端使传输信号出现过冲。当信号的上升沿通过电感器时则电感阻抗为 ZV/I(L*dI/dt)/IL/RT (10-1) Z为电感阻抗OhmL为突变处串联电感值nHRT为信号上升边ns 因为要保证反射信号约为信号摆幅的10所以分立电感器引起的串联阻抗突变引起的增量小于导线阻抗的20因此可得经验法则 Lmax 0.2*Zo*RT (10-2) Zo为传输线特性阻抗OhmLmax为最大串联电感值nHRT为信号上升边ns 可以建立如下仿真模型 图10.1感性突变的反射仿真模型 2.仿真条件 驱动器阶跃电源VtStep上升时间1ns幅值为1V 驱动器内阻10Ohm 源端端接电阻40Ohm 时域扫描结束时间6ns步长0.01ns TLD33、TLD34特性阻抗均为50Ohm时延为1ns的传输线 终端负载输入电阻可看作开路。 3.仿真结果 图10.2串联电感值为0nH\5nH\10nH时的反射信号左和传输信号右 改变串联电感值使其分别等于0、5nH、10nH对应的反射信号和传输信号如图10.2所示。可知随着电感值的增加信号过冲幅值逐渐增加传输信号的时延逐渐增加。当电感值为10nH时反射信号传输信号过冲幅值基本等于传输信号稳态值的10。因此可以认为当特性阻抗50Ohm信号上升边1ns时可容许最大串联电感值为10nH。符合式10-2中的结论。 图10.3不同串联电感值下的时延累加信号源上升边为50ps 当信号源上升边为50ps时串联电感值分别为0、5nH、10nH时传输信号的延时累加如图10.3所示其对应的时延累加为0、50ps、100ps(待更新)与式10-4结论相符。 十一、补偿 1.原理简述 设计中常需要使用到专用连接件电路中串联回路电感不可避免。因此需要采用补偿技术来控制串联回路电感产生的反射噪声。如图11.1所示补偿方法为在连接件串联回路电感L4的两端并接补偿电容C2、C3使连接件如同传输线的一部分从而消除反射噪声。 补偿电容的计算方法为 CL1/Z^2 11-1 其中C为补偿电容nFL1为连接件电感nHZ为传输线特性阻抗Ohm 而最佳的接法为将补偿电容C分为两部分加载电容的两侧即令C2C30.5C。 图11.1补偿仿真模型 2.仿真条件 驱动器阶跃电源VtStep上升时间1ns幅值为1V 驱动器内阻10Ohm 源端端接电阻40Ohm 时域扫描结束时间20ns步长0.01ns L1电感值10nH C2、C3均2pF TLD39、TLD40特性阻抗均为50Ohm时延为1ns的传输线 终端负载输入电阻可看作开路 3.仿真结果 图11.2分别在有连接件(蓝)、无连接件(红)、补偿情况(紫)的源端信号(左)和接收端信号(右) 如图11.2所示有连接件未补偿情况下的接收端信号和源端信号相比无连接件信号均出现了过冲而补偿后的接收端信号和源端信号反射噪声得到了抑制较小的波动可以忽略基本与无连接件信号重合。这说明补偿确实可以抑制感性突变对信号带来的不良影响。 十二、串扰仿真 1.原理阐述 串扰(Crosstalk)是四类信号完整性问题之一指的是有害信号从一个线传递到相邻线。任何一对线之间都存在串扰。通常我们把噪声源所在的线称为动态线或攻击线而把有噪声形成的线称为静态线或受害线。静态线上的靠近驱动源的一端称为近端远离驱动端的一端称为远端NEXT系数代指近端串扰(静态线上近端噪声峰值/动态线上信号电压)FEXT系数代指远端串扰(静态线上远端噪声峰值/动态线上信号电压)。经验法则最大容许串扰约是信号摆幅的5%。 图12.1·近端噪声和远端噪声时间关系图 TD指的是耦合区域的时延近端噪声持续时间是2*TD-RT远端噪声持续时间是RT近端噪声幅度随着耦合长度增加而增加最终达到饱和在饱和长度之前有串扰率/饱和时串扰率耦合长度L/饱和长度近端串扰饱和长度计算公式1/2*RT*v。远端噪声的峰值与耦合长度成比例同时随着上升时间减小远端噪声的脉冲宽度也减小而峰值增加。 FEXT的计算关系式如下 其中FEXT表示远端串扰系数Len表示耦合长度RT表示上升时间 表示信号传播速度CmL 表示单位长度互容C12CL表示信号路径上单位长度电容C11LmL表示单位长度互感L12LL表示信号路径上单位长度电感L11。 对于理想带状线导线周围介质材料是同质且均匀分布那么相对容性耦合和相对感性耦合完全相同不会出现远端串扰。 以下为ADS串扰仿真模型: 图12.2串扰仿真模型 2.仿真条件 驱动器阶跃电源VtStep上升时间0.1~0.5ns幅值0.2V 终端负载电阻50Ohm 耦合长度500~4000mil步进500mil 时域扫描结束时间5ns步长(上升时间/3)ns 层叠使用ADS默认的四层板层叠 3.仿真结果 设置线宽为17.3048mil线间距为17.3048mil(50Ω单端1倍线宽)设置耦合长度为4000mil(大于理论饱和长度≈1/2*0.5ns*6in/ns1500mil)。如下图NEXT4mV根据4000mil的仿真结果反推TD约为0.6085ns(与理论TD耦合长度/6in/ns4mil/6in/ns0.667ns相近)反推饱和长度为1600mil与理论饱和长度1500mil相近)。 图12.3 走线间距为1倍线宽RT0.1ns耦合长度逐步增加串扰图 如图12.3耦合长度为1000mil时(小于饱和长度)此时近端噪声峰值小于NEXT为2.479mV。耦合长度为500mil时近端噪声峰值为1.254mV(可以发现近端噪声在耦合长度小于饱和长度时实际噪声峰值与耦合长度与饱和长度的比值成比例)。而远端噪声随着耦合长度增加成比例增加没有饱和长度。 更改线间距为51.9144mil(3倍线宽)时可以看到近端和远端串扰大幅降低 图12.4 走线间距为3倍线宽RT0.1ns耦合长度逐步增加串扰图 更改上升时间RT为0.1~0.5ns步进0.1ns可以发现当上升时间变短时近端噪声峰值基本没变远端串扰脉冲宽度减小同时峰值增加 图12.5 走线间距为1倍线宽耦合长度为4000milRT0.1~0.5ns串扰图 减小近端串扰方法 ①增大线间距②靠近返回平面③减小耦合长度小于饱和长度④使用防护布线(带状线) 减小远端串扰方法 ①增大线间距②靠近返回平面③减小耦合长度④拉长上升边⑤在表面层导线上方加介质材料⑥将敏感线布成带状线⑦使用防护布线(带状线) 十三、差分对端接 1.原理简述 端接共模信号不是消除共模信号只是阻止共模信号在电路之间往返振荡端接的办法有4种。 第一种办法是π型端接在每条信号线与返回路径之间接上一个电阻器这两个电阻器并联时的阻值应等于共模阻抗。 图13.1 差分对π型端接结构 共模信号受到的等效电阻为两个电阻器R2的并联差分信号受到的等效电阻为两个电阻器R2串联后再和电阻器R1并联。对于典型的紧耦合差分对而言奇模阻抗大致为50Ω偶模阻抗大致为55Ω此时两条信号线之间的电阻值R1应为1kΩ每条线与返回路径之间的电阻R2为55Ω。这种方式能同时端接100Ω差分阻抗和27.5Ω共模阻抗。 第二种办法是T型端接差分信号受到的等效电阻是两个电阻器R1的串联共模信号受到的等效电阻是两个电阻器R1并联后再和R2串联。对于典型的紧耦合差分对而言T型端接中R1为50Ω中央抽头与返回路径之间的电阻器为2.5Ω。 图13.2 差分对T型端接结构 第三种是在T型端接中加入隔直流电容选择电容要保证共模信号受到的时间常数(RC)远大于信号中的最低频率分量所对应周期的数值保证在信号最低频率分量内电容器的阻抗小于电阻器的阻抗。作为一阶估计电容初步选择 表示共模阻抗例如共模阻抗为25Ω上升边为0.1ns那么隔直流电容约为10ns/25Ω0.4nF。 第四种办法是直接将每个信号线通过50Ω电阻端接到VTT电源这一方案优点提供了良好的差分信号端接、适当的共模信号端接以及良好的功耗而且可以针对芯片上的阻抗端接。 2.仿真条件 使用DeignGuide中信号完整性应用的4port仿真做为模板修改这样可以节省很多时间当然照着模板自己搭建也没有问题 图13.3 差分对仿真条件(Ⅰ) 图13.4 差分对仿真条件(Ⅱ) 3.仿真结果 图13.5 π型端接仿真结果(Ⅰ) 图13.6 π型端接仿真结果(Ⅱ) 可以看到在π型端接结构下差分对眼图有明显改善反射减小了但是信号被端接电阻分压插损增大。 图13.7 T型端接仿真结果(Ⅰ) 图13.8 T型端接仿真结果(Ⅱ) 可以看到在T型端接结构下差分对眼图有明显改善反射减小了但是信号被端接电阻分压插损增大。 图13.9 T型端接中加入隔直流电容 可以看到增加隔直流电容波形没有明显变化 图13.10 VTT端接仿真结果(Ⅰ) 图13.11 VTT端接仿真结果(Ⅱ) 可以看到VTT端接结果与π、T型端接相似 十四、有损传输线的损耗 1.原理简述 待更新 2.仿真条件 待更新 3.仿真结果 待更新 十五、过孔建模 1.原理简述 普通过孔呈容性信号经过时会出现阻抗下跌并引起反射因此高速信号对过孔进行建模仿真和补偿也是相当重要的。 2.仿真条件 工具ADS Via Designer过孔建模模块Via Designer调用的是ADS EMPro仿真引擎采用FEM三维全波有限元法。 3.仿真结果 1从”Tool”—”Via Designer”进入 2如果ADS中没有设置层叠会提示报错。建立层叠一般采用两种方式(个人习惯b) a)PCB导入ADS这个网络上有很多教程不赘述。 b)自己设置层叠的话可以参照板厂EQ给出的层叠文件更加贴近实际情况 c)设置完成后可以点一下file-Check检查一下有没有错误 3成功进入Via Designer后按照实际Substrate设置层属性 4对Via各个参数进行设置 5过孔的仿真只需要设置仿真的start和stop频率即可。软件会根据stop频率以及仿真尺寸的大小自动剖分mesh并设置仿真频率点 6仿真完成后可以查看S参数和TDR曲线是否满足要求 7File--Export to cell选择想要导出的仿真结果导出后结果可用于原理图仿真等
